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TIMING DIAGRAMS
TIMING DIAGRAMS
IN1,
IN2,
PSAVE
50%
V DD DETon
2.5 V
V DD DEToff
V DD
50%
t PLH
t PHL
1.0 V
t VDDDET
t VDDDET
OUTA,
90%
90%
OUTB
10%
Figure 4. t PLH and t PHL Timing
I M
0%
(<1.0 μ A)
Figure 5. Low-Voltage Detection Timing
Table 5. Truth Table
INPUT
OUTPUT
PSAVE (19)
L
L
L
L
H
IN1A
IN2A
L
H
L
H
X
IN1B
IN2B
L
L
H
H
X
OUT1A
OUT2A
L
H
L
Z
Z
OUT1B
OUT2B
L
L
H
Z
Z
V DD DET (21)
Enabled
Enabled
Enabled
Enabled
Disabled
H : High
L : Low
Z : High-impedance
X : Don’t care
Notes
20. Pin 13 (PSAVE) is pulled up by an internal resistor.
21. When V DD is lower than V DDDET while V M is applied, output becomes “Z” (high-impedance); however, when PSAVE = “H”, the low
voltage shutdown detection circuit is disabled.
17C724
Analog Integrated Circuit Device Data
Freescale Semiconductor
7
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